《武汉工程大学学报》  2015年05期 65-69   出版日期：2015-05-31   ISSN:1674-2869   CN:42-1779/TQ

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纸币清分系统中光电图像实时采集方法


０　引　言随着制造技术的飞速发展，假币的制作水平越来越高，并且更加频繁的出现在市面上．为应对日新月异的假币制作技术，纸币的防伪特征数也在不断的增加．早期的验钞机只能辨别纸币的部分防伪特征，并仅辨别纸币的真伪，不能记录所识别的纸币更多信息．纸币清分系统不仅能实现纸币真伪的辨别，同时拥有纸币分类、残币识别、纸币冠字号提取等功能［１］．纸币图像实时采集是纸币清分系统自动化工作的首要任务．本文选用高效的光电传感器采集纸币图像数据，利用现场可编程门阵列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，以下简称：ＦＰＧＡ）控制技术实现红、蓝、绿三基色及红外、紫外光照射的纸币图像实时采集．１　纸币清分系统架构纸币清分系统的机械结构如图１所示．纸币放入接钞位置时，位置传感器产生系统处理启动脉冲信号，系统从休眠状态进入数据采集处理状态［２］．纸币进入采集检测部分，接触式图像传感器（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ，以下简称：ＣＩＳ）根据软件预设发出红色、蓝色、绿色或三基色混色光以及红外光、紫外光等对纸币进行光照，光照纸币的反射光经光电转换变成电压信号，经模拟／数字（Ａｎａｌｏｇ/Ｄｉｇｉｔａｌ，以下简称：Ａ／Ｄ）转换芯片将电压模拟信号转换成数字信号并送入ＦＰＧＡ控制芯片进行图像数据组合、重排与保存处理．图１　纸币清分系统的机械结构图Ｆｉｇ．１　Ｍｅｃｈａｎｉｃａｌ ｓｔｒｕｃｔｕｒｅ ｄｉａｇｒａｍ ｏｆ ｂａｎｋｎｏｔｅ ｓｏｒｔｉｎｇ ｓｙｓｔｅｍＦＰＧＡ控制模块采集到的纸币图像数据保存到外部同步动态随机存储器（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，以下简称：ＳＤＲＡＭ）中，清分系统的后续纸币图像处理工作由数字信号处理器（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ，以下简称：ＤＳＰ）模块负责．ＦＰＧＡ采集模块与ＤＳＰ图像处理模块共用高速ＳＤＲＡＭ存储器，实现纸币图像数据的实时采集与高速处理．ＤＳＰ处理模块的分析结果控制纸币的识别与分钞部分的机械动作．同时，纸币的原始采集图像可通过通用串行总线（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ，以下简称：ＵＳＢ）接口传送给上位机进行更详细复杂的数据处理与保存［３］．因此，纸币清分系统主要包括：ＣＩＳ传感器、Ａ/Ｄ转换器、ＦＰＧＡ控制器、ＤＳＰ处理器、ＳＤＲＡＭ存储器、ＵＳＢ传输控制等模块，模块之间的关系框图如图２所示．图２　系统总体设计框图Ｆｉｇ．２　Ｔｈｅ ｓｙｓｔｅｍ ａｒｃｈｉｔｅｃｔｕｒｅ２　光电ＣＩＳ传感器控制在纸币图像采集模块，选取合适的图像传感器十分重要． ＣＩＳ接触式图像光电传感器采用一体化的模组设计，将光源、传感器、放大器集成为一体，具有尺寸小、重量轻、结构紧凑、抗震性能好等特点［４］． ＣＩＳ光电传感器采用单一的＋５ Ｖ电源供电，功耗低，速度快．本文选用ＳＭＬ２Ｒ１８３ＮＵＶ型三段式ＣＩＳ传感器，其截面剖视图如图３所示．图３　ＣＩＳ传感器截面剖视图Ｆｉｇ．３　Ｔｈｅ ｃｒｏｓｓ ｓｅｃｔｉｏｎ ｖｉｅｗ ｏｆ ＣＩＳ ｓｅｎｓｏｒＳＭＬ２Ｒ１８３ＮＵＶ型ＣＩＳ传感器由发光二极管（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，以下简称：ＬＥＤ）光源阵列、微自聚焦棒状透镜阵列、光电传感器阵列及电路板、保护玻璃、接口、外壳等部分组成．ＬＥＤ光源能产生红色、蓝色、绿色及三基色混色光和红外光与紫外光，充分满足纸币防伪特征提取的多种光源需求．图４是ＳＭＬ２Ｒ１８３ＮＵＶ型ＣＩＳ传感器工作时序图．当纸币进入启动系统时，产生的系统唤醒脉冲信号可作为ＣＩＳ开始工作的行启动控制ＳＩ信号．ＬＥＤｒ／ｇ／ｂ／ｉｒ／ｕｖ分别为红、绿、蓝光以及红外、紫外光的电流驱动信号，由电流驱动芯片输出控制光源的亮灭．本设计选用ＳＣＴ２００７芯片作为电流驱动芯片．当ＳＩ信号有效后，打开电流驱动芯片，产生指定的光源照射经过的纸币，被照射的纸币反射光经ＣＩＳ传感器转换为电压信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３输出．ＳＩＧ１、ＳＩＧ２、ＳＩＧ３三段是将纸币长度分成三段同时进行扫描，通过并行采集纸币的三个部分，实现图像数据的高速实时采集．图４　ＣＩＳ采集时序图Ｆｉｇ．４　Ｔｈｅ ａｃｑｕｉｓｉｔｉｏｎ ｔｉｍｉｎｇ ｄｉａｇｒａｍ ｏｆ ＣＩＳ ｓｅｎｓｏｒ一旦行启动信号ＳＩ脉冲开始，三段并行信号都要等待６３个时钟周期，信号从第６４个时钟开始采集并转换成电压信号，第一段信号编号为 １－４３２，第二段信号编号为４３３－８６４，第三段信号编号为８６５－１４４０．因此，每行有效像素为１４４０，前两段为４３２个有效像素，最后一段为５７６的有效像素．三段图像并行采集过程在ＣＬＫ时钟信号的上升沿开始转换，在ＣＬＫ时钟信号的下降沿形成较稳定的电压转换数据．为实现图４的图像光电转换采集时序，需要ＦＰＧＡ提供精确的时钟节拍信号ＣＬＫ、行启动信号ＳＩ以及ＳＣＴ２００７电流驱动芯片控制信号．这部分的逻辑设计关键是节拍的控制，可通过对时钟信号进行精确计数实现ＳＩ、ＬＥＤ信号的跳变时间．图５是ＣＩＳ传感器的控制逻辑仿真时序图，图中ｓ＿ｃｎｔ信号用来精确计数ｃｉｓ＿８　ｍ的时钟节拍，当ｓ＿ｃｎｔ计数到６４时，产生ｃｄｓｅｎ信号激活ＳＣＴ２００７电流驱动芯片开始工作，点亮指定光源．纸币反射光源的光信号在ｓ＿ｃｎｔ等于６５时开始转换成电压信号．图５　ＣＩＳ数据采集代码仿真波形Ｆｉｇ．５　Ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｗａｖｅｆｏｒｍ ｏｆ ＣＩＳ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ３　多路ＡＤ转换接口控制ＳＭＬ２Ｒ１８３ＮＵＶ型三段式ＣＩＳ传感器采集转换的电压信号需要送到Ａ／Ｄ转换电路进行模数转换，同时每行三段数据还需要进行数据拼接，重组成一幅正确完整的纸币图像进行缓存，便于后续数据处理算法进行一幅纸币图像数据的处理．ＳＭＬ２Ｒ１８３ＮＵＶ型ＣＩＳ传感器的工作频率最高可达８ ＭＨｚ，且为三段式输出模式．因此，Ａ／Ｄ转换器的并行采样时钟必须支持２４ ＭＨｚ或更高的频率．本系统选用ＨＯＬＴＥＫ公司的ＨＴ８２Ｖ２６芯片，最高工作时钟为３０ ＭＨｚ，可以配置选择3通道ＳＨＡ模式，性能方面完全满足 ＳＭＬ２Ｒ１８３ＮＵＶ型号传感器对图像采集的要求．图６是ＨＴ８２Ｖ２６芯片的３通道ＳＨＡ工作模式时序图．ＣＩＳ传感器转换的电压信号ＳＩＧ１／２／３与Ａ／Ｄ转换芯片的ＶＩＮＲ、ＶＩＮＧ、ＶＩＮＢ模拟信号输入相连．ＣＤＳＣＬＫ２为８ ＭＨｚ时钟信号，用来锁定模拟电压信号的电压稳定区间．ＡＤＣＣＬＫ是转换后的数字信号参考时钟，频率是２４ ＭＨｚ．模拟电压信号经Ａ／Ｄ转换后的数字信号分时从Ｄ７～Ｄ０端送入ＦＰＧＡ控制接口．图６　Ａ／Ｄ转换芯片的３通道ＳＨＡ模式时序图Ｆｉｇ．６　３－ｃｈａｎｎｅｌ ＳＨＡ ｍｏｄｅ ｔｉｍｉｎｇ ｄｉａｇｒａｍ ｏｆ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ这部分的控制逻辑主要是产生能锁定模拟电压信号的ＣＤＳＣＬＫ２时钟信号以及控制转换后数字数据节拍的ＡＤＣＣＬＫ信号．这两个信号的跳变沿要严格按照图６所示的时序参数要求设计．当第一个模拟信号开始采集时，一行纸币数据被被为Ｒ、Ｇ、Ｂ三段数据，这三段数据同时被Ａ/Ｄ采集进入并且转换为数字信号，图７为三段数据按图６时序进行拼接的仿真．图７　３段Ａ／Ｄ数据拼接时序仿真图Ｆｉｇ．７　Ｔｈｅ ｊｏｉｎｔ ｔｉｍｉｎｇ ｓｉｍｕｌａｔｉｏｎ ｄｉａｇｒａｍ ｏｆ ３－ｓｅｃｔｉｏｎ Ａ／Ｄ ｄａｔａＦＰＧＡ控制模块在完成了模数转换芯片控制的同时，还需要进行数字信号的数据重组与缓存工作．三段数据根据ＣＩＳ分段长度分别为４３２字节、４３２字节、５７６字节，在ＦＰＧＡ内部创建３个ＳＲＡＭ缓冲区并行保存这三段数据．在三段数据采集完成后再由ＳＤＲＡＭ控制逻辑从３个ＳＲＡＭ缓冲区依次读出每段图像转换数据，图８是３个ＳＲＡＭ分段数据拼接仿真图．图８　三段ＳＲＡＭ分段数据拼接仿真图Ｆｉｇ．８　Ｔｈｅ ｊｏｉｎｔ ｔｉｍｉｎｇ ｓｉｍｕｌａｔｉｏｎ ｏｆ ３－ｓｅｃｔｉｏｎ ｄａｔａ ｉｎ ＳＲＡＭ４　纸币图像采集实时性分析以第五套１００元人民币为例，每张纸币长１５．５ ｃｍ，宽度７．７ ｃｍ．一张纸币图像采集每行１ ４４０像素×５００行的数据．ＣＩＳ采集时序按图４实现．一行１ ４４０像素分为４３２、４３２、５７６三段，采用并行采集方式，每行正式光照转换在等待６４个采样周期后开始，每个像素在一个周期内完成光电转换．ＣＩＳ采集时钟频率为８ ＭＨｚ，即周期为０．１２５ μｓ，取最长一段所需采集时间作为一行的采集时间为：ｔ１＝６４×０．１２５ μｓ＋５７６×０．１２５ μｓ＝８ μｓ＋７２ μｓ＝８０ μｓ.ＣＩＳ采集的每一个像素数据被２４ ＭＨｚ的Ａ/Ｄ转换器同时进行模数转换，并存放到ＦＰＧＡ内部的ＳＲＡＭ中，因Ａ/Ｄ转换速度刚好是ＣＩＳ采集速度的３倍，所以在ＣＩＳ每个像素采集的同时可并行进行Ａ/Ｄ模数转换，从图６可以看出转换延时只有３个ＣＩＳ采样周期，即３×０．１２５ μｓ ＝ ０．３７５ μｓ．内部ＳＲＡＭ缓存数据由１００ ＭＨｚ的ＳＤＲＡＭ控制器读走所需要的时间大约为０．０１ μｓ×１ ４４０＝１４．４ μｓ．因此ＣＩＳ采集之后每行数据的重组和缓存时间大约为０．３７５ μｓ＋１４．４ μｓ＝１４．７７５ μｓ．由于本系统采用ＦＰＧＡ技术实现ＣＩＳ采集控制、Ａ/Ｄ模数转换控制及ＳＤＲＡＭ读写控制，模块之间的数据以并行的方式进行传递，每行数据的重组和缓存时间１４．７７５ μｓ可在ＣＩＳ光照等待时间８ μｓ中并行进行并将行等待适当延长，这样一行 １ ４４０像素数据的采集、Ａ/Ｄ 转换、重组、缓存时间为：ｔ２＝１４．７７５ μｓ＋７２ μｓ＝８６．７７５ μｓ.一张纸币５００行数据处理所需时间为ｔ３ ＝ ８６．７７５ μｓ×５００ ＝ ４３ ３８７．５ μｓ≈４３．３９ ｍｓ． 1 min能采集处理的纸币数量为Ｎ＝６０ ０００ ｍｓ/４３．３９ ｍｓ≈１ ３８２张．因此，采用本系统进行纸币图像采集可以实现1 min采集约１ ３８２张纸币图像，具有很好的实时采集效果．５　结　语采集方法在以Ｃｙｃｌｏｎｅ ＩＩ系列的ＥＰ２Ｃ３５Ｆ４８４Ｃ８Ｎ芯片为ＦＰＧＡ控制芯片实验板上进行了实物验证，可以采集到清晰的纸币图像数据．本文选用高效的ＣＩＳ光电传感器采集纸币图像数据，利用ＦＰＧＡ并行控制技术实现了纸币图像采集与缓存功能，为纸币清分系统实现纸币真伪的辨别、纸币分类、残币识别、纸币冠字号提取等功能提供实时清晰的纸币图像数据．致　谢国家自然科学基金委员会和湖北省教育厅为本研究提供资金资助，特此感谢！