《武汉工程大学学报》  2008年04期 90-92   出版日期：2008-04-30   ISSN:1674-2869   CN:42-1779/TQ

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PLL电路在磁悬浮转子振动信号提取中的应用



0引言在磁悬浮控制系统中，转子的质量不平衡会引起与转速同频的激振力，导致转子产生正弦周期振动［1］.当转速达到一定程度时，不平衡振动的幅值将超过气隙，使转子与轴承发生碰撞，严重影响系统的动态特性及安全运行.因此磁悬浮转子的不平衡补偿显得尤为重要.这里是一个图片要进行不平衡振动补偿，必须从转子位移信号中提取与转速同频的振动信号.在磁悬浮控制系统中一般采用固定的采样频率，这种方法实现简单，便于程序编写；但其缺点是采样频率固定，不能跟踪转子转速的变化，导致对位移信号进行DFT频谱分析时产生栅栏效应与泄漏效应，不能准确反映转子的当前振动状况.针对此情况，提出一种可以抑制栅栏效应与泄漏效应的磁悬浮转子位移整周期采样方案.1整周期采样与实现整周期采样［2］是指系统的采样频率动态地跟踪信号频率的变化，采样频率与信号频率间呈一固定的整数比例关系.根据对DFT算法分析可知，对周期信号进行多段频谱平均时，如果每段样本长度等于信号周期长度的整数倍，则DFT所得离散频谱与信号真实频谱完全吻合；反之，由于样本截断长度的随机性，经DFT的周期延拓处理，将使信号产生较大的畸变，使所得的离散频谱中产生许多不可知的虚假频率成份.所以，为了保证振动信号的周期完整，必须采用整周期采样.利用锁相环（PLL）倍频电路实现磁悬浮转子位移信号的整周期采样，原理框图如图1所示.其中AMB代表磁力轴承，DSP代表数字信号处理器，PLL代表锁相环倍频电路.Ur是参考电压，大小等于转子平稳悬转时传感器的输出电压值，作为电压比较器的一个输入.当转子高速旋转时，传感器输出转子平衡位置（等于Ur）与正弦振动的叠加信号，此叠加信号经低通滤波器滤除毛刺、高频干扰后作为电压比较器的另一个输入Uf.在正弦振动信号的正半周，Uf大于Ur，比较器输出高电平，负半周时输出低电平.可以在比较器输出端得到与转速同频的方波信号Ui，再经PLL电路后输出一频率N倍于转子转速的方波信号Uo.DSP在Uo的上升沿对转子位移进行采样，从而实现了转子位移信号的整周期采样.只要取适当的N值，就能有效地防止栅栏效应与泄露效应. 图1磁悬浮系统中整周期采样方案原理框图
Fig.1The principle block diagram of integral period sampling in AMB2锁相环倍频电路基本原理与主要
参数设计2.1锁相环倍频电路基本原理锁相环倍频电路由鉴相器（PD）、环路滤波器（LPF）、压控振荡器（VCO）和分频器四部分组成［3］，如图2所示.本系统采用内含鉴相器、压控振荡器的CD4046集成电路作为锁相环，以CD40103作为分频器.图2PLL电路基本原理图
Fig.2The principle diagram of PLL circuit鉴相器的输出Ud（t）是Ui（t）与Uo（t）之间相位差的比例函数，鉴相器通常是一模拟乘法器，Ud（t）可表示为Ud（t）=Kdsinθe（t）（1）其中Kd是鉴相器增益Ui（t）=Uisin（ωit+θi）
Uo（t）=Uocos（ωot+θo）
θe（t）=θi（t）-θo（t）当θe（t）≤30°时，Ud（t）可以近似为Ud（t）=Kdθe（t）（2）环路滤波器，实际是一无源低通滤波器，用于滤Ud（t）中的2ωo成份.它的好坏直接关系到锁相环能否正常工作.设其频域传递函数为F(s)，可得Uc（s）=F(s）Ud（s）（3）压控振荡器是一电压频率转换器，输出电压Uvco（t）的瞬时频率ωvco（t）是控制电压Uc（t）的函数，在环路锁定点附近，振荡角频率为ωvco（t）=ωc+KoUc（t）（4）
式（4）中，Ko为控制特性斜率，ωc为中心频率.在频域时表示为θvco=KosUc（s）（5）第4期张丹红，等：PLL电路在磁悬浮转子振动信号提取中的应用
武汉工程大学学报第30卷
2.2锁相环倍频电路参数设计
2.2.1倍频系数N的设计根据香农采样定理，N应尽量大，使采样所得的位移信号能准确反映转子的当前振动状况.通过对正弦信号的采样仿真，综合考虑处理器的处理速度，N取12即采样频率12倍于转子转速.
2.2.2锁相范围的设计在某实验系统中，当磁悬浮转子转速达到约83 r/s时，开始出现不平衡振动现象，且随着速度的增加而加剧.最高转速可以达到约400 r/s，即PD的输入频率为50~400 Hz，12倍频后VCO的振荡频率为600~4 800 Hz，为留有一定的裕量，取500~5 000 Hz为锁相环的锁相范围.由CD4046数据手册可知，6、7脚间的电容C1与12脚对地电阻R2的乘积值决定最小锁相频率fmin；通过设置11脚对地电阻R1改变R2/R1的大小，再由fmax/fmin与R2/R1的曲线关系图［4］可求出最大锁相频率fmax.本设计取C1=100 nF，R2=800 kΩ，R1=10 kΩ.实验电路的实测数据显示，fmin=260 Hz，fmax=8 000 Hz，完全可以满足磁悬浮系统锁相范围500~5 000 Hz的要求.
2.2.3环路滤波器的设计PD的输出最大值为5 V，Ui（t）与Uo（t）最大相位差为4π，所以鉴相器的增益为Kd=54π=0.398 （V/r）VCO的输入输出特性在中心点附近近似为一条直线.Uc（t）为1.5~2.5 V时，VCO的输出频率在1 450~4 380 Hz之间变化，计算可得VCO的增益为Kv＝18 723（r/s）鉴相器、VCO与分频器的合成传输特性为Kd·KVN=621（r/s）
其中N等于12.单位转换为Hz，则合成传输特性fvpn变为fvpn=Kd·KvN·2π=99（Hz）根据一般PLL电路的锁相时间和输出波形频谱的形式，相位裕量为40°~50°时，滤波器的效果最佳［4］.本系统采用图3所示无源滞后超前滤波器，信号从IN端输入，从OUT端输出.频率响应波特图如图4所示.可以看到有两个拐点fL和fH，其中M是平坦处增益.它们可由下列式子求出：fH=12πC3R4（6）fL=12πR4（C2+C3）（7）图3无源滞后超前滤波器
Fig.3The lagging passive power filter图4源滞后超前滤波器的频率响应波特图
Fig.4The frequency response of lagging passive power filterM=R4R3+R4（8）查找滤波器设计的规格化曲线［4］，得环路滤波器相位滞后为40°、相位裕量带宽比为1时有：fH=9.9×2.54=25.2 HzfL=9.9×0.435=4.3 Hz取R4=10 kΩ，代入式（6）、（7）、（8）可计算得到R3=91 kΩ，C2=3.3 μF，C3=660 nF.3锁相环倍频电路的改进措施虽然PLL电路自身有很好的频率跟踪特性，但要应用到高速的磁悬浮转子系统中，必须对PLL电路进行改进，以提高锁相速度，排除鉴相器与VCO之间的互扰.3.1鉴相器与VCO之间的互扰对于PLL电路，VCO的振荡信号经分频后与输入信号比较，用环路滤波器滤除该比较频率成份.然而即使环路滤波器对该比较频率成份有较大的衰减作用，但若不能减小VCO中与比较频率有关的寄生成份，排除VCO与鉴相器之间的互扰，很可能使电路无法正常工作.在CD4046内，VCO与鉴相器的封装共用一个地，地线产生共用阻抗Zc，该阻抗中有电感成份，频率越高时阻抗越高.鉴相器工作时，地线中有电源电流IPD流过，其周期为比较频率的周期.由于存在IPD和Zc，在Zc两端出现频率为比较频率的脉冲电压ZcIPD.VCO将输入端与共用地之间的电压作为控制电压.因此，若鉴相器的电源电流在Zc两端产生了脉冲电压，则VCO的输入信号变成Uc（t）+ZcIPd.这样，VCO的控制输入信号中就混入了比较频率成份.为了避免鉴相器与VCO之间互扰，可使用两片CD4046，鉴相器与VCO各自在不同的封装中.另外，在不改变环路滤波器的频率特性情况下，阻抗减小到1/2（电阻值为原来的1/2，电容值为原来的2倍，R4=5.1 kΩ，R3=47 kΩ，C3=1.2 μF，C2=6.6 μF），减小共用阻抗Zc，将进一步减小互扰.3.2提高锁相速度设计PLL电路时，一方面要求达到目的频率的锁定时间尽量短，速度尽量快，环路滤波器的时间常数尽量小；另一方面，要降低比较频率及其带来的寄生成份，又要求环路滤波器的时间常数尽量大.用模拟开关切换环路滤波器时间常数的方法能很好地解决这一矛盾.图5中，频率偏离大而失锁时，CD4046的PCPOUT脚输出低电平，比较器LM311输出高电平，模拟开关74HC4066接通，环路滤波器的时间常数变小；PLL相位锁定时，比较器输出低电平，模拟开关断开，实现对环路滤波器时间常数的切换，这时比较频率及其寄生成份可以得到足够大的衰减.通过电路实验可以观察到，锁相时间由原来的70 ms缩短到20 ms左右.图5利用PCPOUT切换环路滤波器常数的电路图
Fig.5The circuit diagram of switching loop filter using PCPOUT4仿真结果在MATLAB中建立PLL采样模型，在输入端加入频率为250 Hz、峰峰值为1.8 V［5］的正弦波和3 V的直流信号，分别代表不平衡振动和转子位移信号，采样频率取3 000 Hz，12倍于转子转速，将采样值经过FFT后得到频谱图6.由图6可以看出在250 Hz处可以有一幅值很大的信号，即是所要提取的振动信号.图6转子位移信号频谱图
Fig.6The spectrogram of rotros displacement signal5结语综上所述，PLL电路整周期采样模块设计相对简单，锁相范围改变方便，锁相速度快，能有效解决栅栏效应和泄漏效应，采样信号的频谱分析能准确反映转子的当前振动状况.